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Verilog里if else 和case语句的使用注意事项

2020/8/11 20:33:29 文章标签:

一、条件语句if else的语法:
1、 if(表达式) 语句块;
2、 二重选择if语句:
if(表达式) 语句块1;
else 语句块2;
3、 多重选择if语句:
if(表达式0) 语句块0;
else if(表达式1) 语句块1;//若有多条语句,要使用begin end语句块。
else if(表达式2) 语句块2;
……
else if(表达式n) 语句块n;
else 语句块n+1;
4、 多重嵌套if语句:嵌套的if语句最好不要超过三级
if(表达式0)
if(表达式1) 语句块0;
else 语句块1;
else
if(表达式2) 语句块2;
else 语句块3;
注意:条件后跟的是语句块,如果只有一条语句,仅写语句即可,若后跟多条语句,要使用begin end语句块。
二、多分支语句case的语法:
case(表达式)
值0:语句块0;
值1:语句块1;
……
值n:语句块n;
default 语句块n+1;
endcase
三、注意事项
1、if else 和case语句都只能用在initial和always过程语句中;
2、使用条件语句时,注意完备性,应列出所有分支,if else记得加上else,case语句记得加上default,避免生成不想要的锁存器;(在always语句块开始时为变量分配默认值,也避免综合后生成不想要的锁存器)
3、case语句是顺序执行的,if else有优先级,

小白入门,欢迎指正。


本文链接: http://www.dtmao.cc/news_show_100362.shtml

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