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[Verilog]仲裁器设计案例

2020/9/19 15:13:49 文章标签:

                                 Verilog仲裁器设计范例

 

一、仲裁器分类

       按照优先权利要求进行逻辑处理的电路模块叫做仲裁电路,也叫优先权仲裁电路。通常分为两种:Round Robin Arbiter和Fix Priority Arbiter。

  1. Round Robin Arbiter指轮换优先级进行仲裁
  2. Fix Priority Arbiter指固定优先级进行仲裁

 

二、Round Robin Arbiter

module cm_slv_dec_req_arb#(
  parameter    REQ_NUM        = 32'd2,
  parameter    DATA_BIT       = 32'd32,
  parameter    DELAY_CNT_BIT  = 32'd3,
  parameter    REQ_NUM        = 32'd2,
  parameter    BUSY_CNT       = 3'd0
) (
  input                        rst_b,
  input                        bclk_ck,
  //SCH Mode
  input                        sch_req,
  input  [DATA_BIT-1:0]        sch_data,
  input                        sch_read_state,
  output                       ach_ack,
  //IMM Mode
  input                        imm_req,
  input  [DATA_BIT-1:0]        imm_data,
  input             

本文链接: http://www.dtmao.cc/news_show_200229.shtml

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